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交通信号灯控制系统设计

时间：01-20来源：作者：点击数：49

今天先更新一个很小很小的例子作为开端，这是前几天xxx给我出的一道很随意的题目，主要是看面对一个项目，如何进行需求分析，模块功能划分以及仿真验证，当然还有如何写文档。

一、需求分析

设计一个十字路口交通等控制系统，其要求如下：

（1）东西（用A表示）、南北（用B表示）方向均有红灯、绿灯、黄灯指示，东西向持续时间暂定为50s、5s和45s（对应南北向持续时间为40s、5s和55s），要求可以更改该时间。交通灯正常运行的切换示意图如图1.1所示。

图1.1 交通控制系统正常运行切换示意图

（2）系统设有时钟，以倒计时方式显示每一路允许通行的时间。

（3）当任何一个方向出现特殊情况时，系统可由交警手动控制进入特殊运行状态，即红灯全亮，时钟停止计时，东西、南北向所有车辆停止通行；当特殊运行状态结束后，系统恢复工作，继续正常运行。

二、原理分析

本系统以秒为时间单位运行，其核心工作过程可用状态机进行描述：

EMRG：紧急制动状态，东西（A）方向红灯亮，南北（B）方向红灯亮，当紧急制动信号（hold=’0’）时进入这种状态；

AgBr：东西（A）方向绿灯亮，南北（B）方向红灯亮，此状态持续50秒的时间；

AyBr：东西（A）方向黄灯亮，南北（B）方向红灯亮，此状态持续5秒的时间；

ArBg：东西（A）方向红灯亮，南北（B）方向绿灯亮，此状态持续40秒的时间；

ArBy：东西（A）方向红灯亮，南北（B）方向黄灯亮，此状态持续5秒的时间。

图2.1 交通控制系统状态转移图

当紧急制动信号无效（hold=’1’）时，状态机按照AgBr->AyBr->ArBg->ArBy->AgBr循环；当紧急制动信号有效（hold=’0’）时,状态机进入EMRG，两个方向红灯全亮，计数器停止计数；当紧急制动信号再恢复无效时，状态机会回到原来的状态继续执行。

三、系统框架

如图3.1所示，本系统主要有分频器、控制器、计数器和数码管译码器组成。

图3.1交通信号灯控制系统原理图

分频器将系统时钟分频成1Hz时钟信号，将其输出到信号灯控制器和倒计时计数器模块；控制器实现100s的计数（该计数值为AgBr，AyBr，ArBg，ArBy四个状态的时间总和，可由用户自行修改），100s是交通信号控制系统完成一次大循环所需的时间，在该时间内控制系统的状态转移以及AB两路信号的输出；倒计时模块实现50s、45s和5s的倒计时，该计数值可由用户自行修改；数码管译码模块负责将一位十进制数转换成对应的数码管段码值。

四、模块设计

1、分频器设计

负责将输入的系统时钟（通常以MHz为量级）分频成1Hz时钟信号，供后级模块使用。

其接口信号如图4.1所示，clk为系统时钟信号；rst_n为系统复位信号，低电平有效；clk_1Hz为输出信号。除此之外，该模块向上一级模块提供一个参数接口，用于配置当前系统时钟。

图4.1 分频器模块接口

2、控制器设计

负责在时钟信号的控制下，交替控制两路红绿黄信号的输出；当出现紧急状态时，可手动控制两路的信号灯输出红色；当紧急状态解除后，恢复到进入紧急状态之前的状态。

各个状态之间的切换使用状态机来实现，状态机采用三段式独热编码，其中5'b00001表示EMRG、5'b00010表示AgBr、5'b00100表示AyBr、5'b01000表示ArBg、5'b10000表示ArBy。

其接口信号如图4.2所示，clk为1Hz时钟信号；rst_n为系统复位信号，低电平有效；hold_n为紧急制动输入，低电平有效；red_a，green_a，yellow_a， red_b，green_b，yellow_b分别为AB两路的红绿黄交通信号灯输出；state表示当前交通信号灯的状态，该信号输出到倒计时模块。

图4.2 控制器模块接口

3、计数器设计

负责在时钟信号的控制下，对每一个state进行倒计时，倒计时的初值由用户设置；并将该倒计时按十位和个位分别输出。

其接口信号如图4.3所示，clk为1Hz时钟信号；rst_n为系统复位信号，低电平有效；state为控制器输出，每当state改变时，计数器重载计数初值并开始倒计时；count_h，count_l分别为倒计时数值的十位和个位，输出到数码管译码模块。

图4.3 计数器模块接口

4、数码管译码器设计

将一位十进制数转换为数码管对应的段码值，数码管采用共阳极接法。

其接口信号如图4.4所示，data为一位十进制数输入；seg为8比特段码值输出，信号按照从低到高的顺序依次为数码管的dp、seg_a、seg_b、seg_c、seg_d、seg_e、seg_f、seg_g。

图4.4 数码管译码模块接口

五、验证项

由于该设计顶层除时钟和复位信号外，仅有一个紧急制动（hold）信号，因此只需要对该信号进行验证即可。

方法：产生一个随机的时间（时间值为5000000 ± 500ns），系统运行到该时间以后，使hold_n拉低并保持10000 ± 1000ns，观察此时系统的运行状态；重复5次。

六、仿真结果

1、分频器仿真结果

图6.1分频器仿真结果

在仿真环境下使用的分频系数是100。

2、控制器仿真结果

如图6.2所示，当系统复位或初始化时，控制器会短暂的进入一个紧急状态，1s以后开始正常工作。

图6.2 复位之后仿真结果

系统正常运行仿真结果如图6.3所示，A路绿灯持续50s后进入黄灯状态，此时B路一直处于红灯状态；B路绿灯持续40s后进入黄灯状态，此时A路一直处于红灯状态。

图6.3 正常运行仿真结果

如图6.4所示，当hold按下时，系统进入紧急制动状态。此时AB两路均亮红灯，倒计时暂停；当hold释放时，系统恢复到进入紧急状态之前的状态，倒计时继续。

图6.4 紧急制动状态仿真

3、计数器仿真结果

系统正常运行时计数器各信号如图6.5所示，此时A路绿灯时间为50s，黄灯时间为5s，红灯时间45秒；B路绿灯时间为40s，黄灯时间为5s，红灯时间55秒。

图6.5 正常运行仿真结果

当出现紧急状态时，两路均停止计时；退出紧急状态后恢复计时。

图6.6 紧急状态仿真结果

4、数码管译码仿真结果

数码管采用共阳极接法：

图6.7 数码管译码仿真结果

以下是控制器的部分代码：

//==================================================================================================
//  Filename      : control.v
//  Created On    : 2016-06-19 10:21:38
//  Last Modified : 2016-06-22 20:15:01
//  Revision      :
//  Author        : christ_song
//  Company       : Xidian ISN
//  Email         : christsong0127@gmail.com
//
//  Description   : 控制两路红绿灯的状态切换
//                  hold信号表示紧急制动
//
//==================================================================================================
`include "define.v"

module CONTROL(
    input clk,
    input rst_n,
    input hold_n,
    output reg red_a,
    output reg green_a,
    output reg yellow_a,
    output reg red_b,
    output reg green_b,
    output reg yellow_b,
    //与倒计时模块的接口
    output reg [4:0] state
    );

    // localparam EMRG = 5'b00001;
    // localparam AgBr = 5'b00010;
    // localparam AyBr = 5'b00100;
    // localparam ArBg = 5'b01000;
    // localparam ArBy = 5'b10000;
    localparam TimeRound = `AgBr_time + `AyBr_time + `ArBg_time + `ArBy_time + 8'd3;

    reg [4:0] next_state;
    reg [7:0] time_cnt;
    always @(posedge clk or negedge rst_n)
        if (!rst_n)
            time_cnt <=#1 8'b0;
        else if(!hold_n)
            time_cnt <=#1 time_cnt;
        else if(time_cnt >= TimeRound)
            time_cnt <=#1 8'b0;
        else
            time_cnt <=#1 time_cnt + 1'b1;

    always @(posedge clk or negedge rst_n)
        if (!rst_n)
            state <=#1 `EMRG;
        else
            state <=#1 next_state;
    always @(*)
        case(state)
            `EMRG:
                if(!hold_n)
                    next_state = `EMRG;
                else if(time_cnt < `AgBr_time)
                    next_state = `AgBr;
                else if(time_cnt < `AgBr_time + `AyBr_time + 8'd1)
                    next_state = `AyBr;
                else if(time_cnt < `AgBr_time + `AyBr_time + `ArBg_time + 8'd2)
                    next_state = `ArBg;
                else
                    next_state = `ArBy;
            `AgBr:
                if(!hold_n)
                    next_state = `EMRG;
                else if(time_cnt < `AgBr_time)
                    next_state = `AgBr;
                else
                    next_state = `AyBr;
            `AyBr:
                if(!hold_n)
                    next_state = `EMRG;
                else if(time_cnt < `AgBr_time + `AyBr_time + 8'd1)
                    next_state = `AyBr;
                else
                    next_state = `ArBg;
            `ArBg:
                if(!hold_n)
                    next_state = `EMRG;
                else if(time_cnt < `AgBr_time + `AyBr_time + `ArBg_time + 8'd2)
                    next_state = `ArBg;
                else
                    next_state = `ArBy;
            `ArBy:
                if(!hold_n)
                    next_state = `EMRG;
                else if(time_cnt < TimeRound)
                    next_state = `ArBy;
                else
                    next_state = `AgBr;
            default:
                next_state = `EMRG;
        endcase
    always @(posedge clk or negedge rst_n)
        if (!rst_n) begin
            {red_a, green_a, yellow_a} <=#1 3'b100;
            {red_b, green_b, yellow_b} <=#1 3'b100;
            end
        else
            case(state)
                `EMRG:
                    begin
                        {red_a, green_a, yellow_a} <=#1 3'b100;
                        {red_b, green_b, yellow_b} <=#1 3'b100;
                    end
                `AgBr:
                    begin
                        {red_a, green_a, yellow_a} <=#1 3'b010;
                        {red_b, green_b, yellow_b} <=#1 3'b100;
                    end
                `AyBr:
                    begin
                        {red_a, green_a, yellow_a} <=#1 3'b001;
                        {red_b, green_b, yellow_b} <=#1 3'b100;
                    end
                `ArBg:
                    begin
                        {red_a, green_a, yellow_a} <=#1 3'b100;
                        {red_b, green_b, yellow_b} <=#1 3'b010;
                    end
                `ArBy:
                    begin
                        {red_a, green_a, yellow_a} <=#1 3'b100;
                        {red_b, green_b, yellow_b} <=#1 3'b001;
                    end
            endcase

endmodule

仿真代码：

//==================================================================================================
//  Filename      : TB.v
//  Created On    : 2016-06-19 10:05:43
//  Last Modified : 2016-06-21 21:03:59
//  Revision      :
//  Author        : christ_song
//  Company       : Xidian ISN
//  Email         : christsong0127@gmail.com
//
//  Description   : Testbench for Urban Traffic Control system
//
//
//==================================================================================================
`timescale 1ns/1ps

module TB;

    reg clk;
    reg rst_n;
    reg        hold_n;
    wire       red_a;
    wire       green_a;
    wire       yellow_a;
    wire       red_b;
    wire       green_b;
    wire       yellow_b;
    wire [7:0] A_seg_l;
    wire [7:0] A_seg_h;
    wire [7:0] B_seg_l;
    wire [7:0] B_seg_h;

    UTC_top #(100) U_UTC_top
    (
        .clk(clk),
        .rst_n(rst_n),
        .hold_n(hold_n),
        .red_a(red_a),
        .green_a(green_a),
        .yellow_a(yellow_a),
        .red_b(red_b),
        .green_b(green_b),
        .yellow_b(yellow_b),
        .A_seg_l(A_seg_l),
        .A_seg_h(A_seg_h),
        .B_seg_l(B_seg_l),
        .B_seg_h(B_seg_h)
    );

    initial begin
        clk = 0;
        rst_n = 1;
        hold_n = 1;
        #30
        sys_rst(100);
        repeat(5) hold;
        #10000;
        $stop;
    end

    always #5 clk = ~clk;

    task sys_rst;
        input  [10:0] rst_time;   //调用task的时候，将参数赋值给rst_time
        begin
            rst_n = 0;
            #rst_time;
            rst_n = 1;
        end
    endtask

    task hold;
        integer i,hold_time;
        begin
            i = 5000000 + $random % 500;
            hold_time = 10000 + $random % 1000;
            #i
                hold_n = 0;
            #hold_time;
            hold_n = 1;
        end
    endtask

endmodule